理想情况下我们希望电容器更小以缩小DRAM，德州仪器TI每个单元中具有2个底部存储板厚度

DRAM将数值存储为电容器上的电荷或缺少电荷。为了保持这个值并可靠地感知它，我们需要一个最小电容值。电容器的电容由薄膜的k值乘以一个常数和电容器的面积除以薄膜厚度得到。理想情况下，我们希望电容器更小，以缩小DRAM，但这会降低电容。德州仪器TI使用垂直尺寸来增加电容器的3D面积，同时缩小水平面积，但我们面临着高度上的机械限制。电介质的薄膜厚度已经在没有太多泄漏的情况下尽可能地薄了。随着k值的增大，带隙通常会减小，而带隙的减小会增加泄漏。Imec在IEDM 2019会议上报告的一个有趣的最新结果是，一种基于钛酸锶的薄膜具有较高的k值，如果足够厚，可以达到可接受的泄漏。当然，使薄膜变厚会降低电容，因此薄膜的品质因数变为k / t，其中t是可接受泄漏的厚度。左下方的表格列出了目前的氧化锆—氧化铝—氧化锆（ZAZ）薄膜、目前的Imec STO薄膜，以及Imec认为可以实现的掺杂STO薄膜。目前ZAZ薄膜的品质因数是8.77，Imec为10.73，提高了1.22倍，如果Imec能够实现它们的预期薄膜，品质因数将是28.57，提高3.26倍。要想获得更厚的薄膜，就需要改变电容的结构。目前的圆柱结构在每个单元中具有2个底部存储板厚度，4个介质膜厚度和2个顶部存储板厚度。为了适应介质膜的厚度，单元需要改变，以满足所需的单元尺寸。柱状结构具有1个顶部存储板厚度、2个介质膜厚度和1个底部存储板厚度。这使得缩小单元更容易，但它只有2个而非4个介质膜厚度，因此你得到的电容只有一半，除非你使支柱更高。柱子在机械上更坚固，应该可以更高，但可能不能高出两倍。然而，如果一种薄膜可以达到像Imec预计的STO（掺杂）那样的效果，那么它的品质因数是3.26，即使在相同的高度下也会增加电容,最小电容值已从一度被认为是最小电容值的20-25fF缩小到10fF左右。这是通过优化驱动电路和感应放大器实现的核心和外围电路占DRAM裸片的大约50％，缩小这些电路有助于缩小DRAM裸片。最终，这些晶体管将转变为高k金属栅极（HKMG）和FinFET，但这需要较低的成本来完成。圆柱形电容器可以改为柱状电容器，以便为介质薄膜提供更多的空间,如果薄膜晶体管能够以足够低的漏电率开发，那么DRAM电容在晶体管上的堆叠逻辑就可以成为一次性微缩的助推器。