3D集成电路三维集成作为集成电路主要技术方向之一，德州仪器TI高端涂胶显影设备和清洗机需求增长

光刻工艺相关设备：涂胶显影设备、清洗设备等集成电路光刻工艺环节非常多，包括涂胶、光刻、显影、刻蚀、去胶、清洗、烘干等，因此也需要相应的光刻工艺设备来做支持，包括上面提到的光刻机，也包括涂胶显影设备、去胶设备和相关检测设备。其中涂胶显影设备是光刻工序中与光刻机配套使用的，具体又可分为涂胶、烘烤及显影设备。来自芯源微的前道事业部总经理谢永刚告诉我们的记者，“德州仪器TI半导体设备国产化是大势所趋，而目前芯源的适用于28nm工艺制程的抗反射层涂胶设备已经在国内某国际大厂中验证成功，投入量产。芯源微自主研发的和光刻机Scanner联机的高产能I线（365nm）涂胶显影设备Track，也正在某大厂进行验证中。深紫外线DUV Track预计2021年初运抵某客户现场开始验证。此外，单片清洗机（Wafer scrubber）作为芯源微新业务方向，目前增长趋势也很迅猛，以获得了国内几个大厂的批量订单。为了满足高端涂胶显影设备和清洗机需求的增长，芯源已着手新厂房的建设，新厂址厂房投入使用后可新增产值10亿元人民币以上。应用趋势：3D集成电路三维集成作为集成电路的主要技术方向之一，越来越受到重视，会上非常多的专家、学者对其进行了研究和分享。来自Stanford的H.-S. Philip Wong给我们介绍了如何实现拥有多个逻辑层和存储层的单片3D集成芯片，并阐述了还需要开发哪些新材料和器件技术，推测了如何将它们集成到未来的电子系统中，以及未来的3D集成电路需要怎样的技术支持。来自YMTC长江存储的Dean Wu吴振国向我们指出，德州仪器TI随着3D-NAND闪存芯片存储密度的不断增加，堆叠的层数和总高度也在不断增加，将会导致由于局部图形设计不同而产生的应力不匹配的问题变得更严重，同时还会带来更高深宽比刻蚀制程。其中局部应力不匹配将导致传统的切割道位置套刻误差(OVL)Mark不能再代表芯片内部的OVL，更高的深宽比蚀刻制程也将导致更严重的倾斜。3D-NAND最具挑战性的制程就是高深宽比Memory hole的刻蚀，在叠加高度增加的过程中Memory hole的刻蚀工艺可能会达到一些很难突破的瓶颈，因此在3D-DAND制程中引入了两次Memory hole刻蚀的工艺，对于两次Memory hole刻蚀的工艺，下层和上层连接处的OVL是最关键的也是最大的挑战。但不幸的是，应力和上层Memory hole的倾斜都会影响OVL测量。如何准确地测量连接位置的OVL是两次Memory hole刻蚀工艺的最关键的基本要求之一。会上他分享了一种光学测量方法，可以直接测量device pattern在连接位置处的OVL，其精度与SEM OVL相当，而且具有更快的量测速度。写在最后不论是光刻机还是其他卡脖子技术的跟进与另辟蹊径中的突破，归根结底还是人才的竞争。半导体材料、芯片、器件可持续发展的人才问题时提到，“一方面我们的大学需要全产业链的学科培养，这种新模式是符合现下所需的、解决卡脖子问题的紧缺人才快速培养法；但另一方面我们更要让大学的专业拓宽，让一级学科深入材料、物理等基础科学，为下一个科技周期培养储备人才。”